简历
肖有为的中文简历
基本信息
| 姓名 | 肖有为 (Youwei Xiao) |
| 邮箱 | shallwe@pku.edu.cn |
| 电话 | +86 185 1920 4005 |
教育经历
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2022 - 至今 中国北京
集成电路科学与工程博士研究生
北京大学集成电路学院 - 导师：梁云教授
- 研究方向：围绕敏捷芯片设计与编译优化的软硬件协同
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2018 - 2022 中国北京
计算机科学与技术理学学士
北京大学信息科学技术学院
研究方向
我的研究围绕敏捷芯片设计与编译优化的软硬件协同展开。核心问题是：如何把真实软件需求转化为可复用的体系结构能力，将其实现为高质量硬件，并通过可分析、可验证、可复用的编译接口重新暴露给软件栈。
架构定制。 我探索使用编译技术和形式化方法，特别是 e-graph 技术，自动化 ISA 定制和编译器适配。ISAMORE (DOI) 通过对等价程序片段进行反一化来发现可复用自定义指令。Cayman (DOI) 从完整应用中发现加速器机会，并同时优化控制流和数据访问。APS (DOI, GitHub) 和 Aquas (preprint) 将定制硬件能力连接到可重定向的编译器支持。
硬件综合。 我在多个抽象层次创建中间表示，并提出综合优化 pass，用于优化时序、微架构、映射和调度。Hector (DOI, GitHub) 为硬件综合方法提供多层 MLIR 基础设施。Cement (DOI) 和 Cement2 (preprint) 将周期时序和时间事务提升为 FPGA 设计的一等抽象。Clay (DOI) 综合微架构感知的 ASIP 指令，SkyEgg (preprint) 使用 e-graph 联合进行实现选择与调度。
大模型技术。 我同时探索大模型用于编译器，以及编译器/系统技术支撑大模型。EggMind (preprint) 使用大模型综合可复用的等式饱和策略。IntelliC (GitHub) 研究面向人与智能体协作的可检查编译表示。Spine 研究验证有界的智能体协同设计，用类型化语义边界和可执行检查，将设计意图、架构描述、硬件/编译器产物和验证反馈连接成可追踪闭环。PTO Runtime (GitHub) 面向昇腾芯片和灵衢超节点执行编译后的任务图，用于分布式推理服务。Hive (preprint) 将系统视角扩展到多智能体推理基础设施。
这一闭环的逻辑是：架构定制暴露可复用硬件能力，硬件综合将其转化为高效实现，而大模型时代的技术推进既有编译和协同设计工具链，并提供持续演化的能力，使该闭环真正变得可实践、可自我改进。
代表性论文
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2026 LLM-Guided Strategy Synthesis for Scalable Equality Saturation
arXiv 预印本 - Chenyun Yin*, Youwei Xiao*, Yuze Luo, Yuyang Zou, Yun Liang (*共同一作)
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2026 Hive: A Multi-Agent Infrastructure for Algorithm- and Task-Level Scaling
arXiv 预印本 - Zizhang Luo, Yuhao Luo, Youwei Xiao, Yansong Xu, Runlin Guo, Yun Liang
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2026 ISAMORE: Finding Reusable Instructions via E-Graph Anti-Unification
ASPLOS 2026 (最佳论文奖，5/1048) - Youwei Xiao, Chenyun Yin, Yitian Sun, Yun Liang
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2025 APS: Open-Source Hardware-Software Co-Design Framework for Agile Processor Specialization
ICCAD 2025 (邀请论文) - Youwei Xiao, Yuyang Zou, Yansong Xu, et al.
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2025 Clay: High-level ASIP Framework for Flexible Microarchitecture-Aware Instruction Customization
ICCAD 2025 - Weijie Peng*, Youwei Xiao*, Yuyang Zou, et al. (*共同一作)
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2025 Cayman: Custom Accelerator Generation with Control Flow and Data Access Optimization
DAC 2025 - Youwei Xiao, Fan Cui, Zizhang Luo, Weijie Peng, Yun Liang
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2024 Cement: Streamlining FPGA Hardware Design with Cycle-Deterministic eHDL and Synthesis
FPGA 2024 - Youwei Xiao, Zizhang Luo, Kexing Zhou, Yun Liang
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2022 HECTOR: A Multi-Level Intermediate Representation for Hardware Synthesis Methodologies
ICCAD 2022 - Ruifan Xu, Youwei Xiao, Jin Luo, Yun Liang
荣誉奖励
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2026 学术之芯
2026年度，北京大学集成电路学院；授予8人 -
2026-2027 博士研究生校长奖学金
2026-2027学年，北京大学；集成电路学院授予10人 -
2026年3月 ASPLOS 2026 最佳论文奖
"Finding Reusable Instructions via E-Graph Anti-Unification" (ISAMORE)，获 ASPLOS 2026 最佳论文奖 (5/1048) -
2018-2019 杨芙清-王阳元院士奖学金
北京大学信息科学技术学院仅5人获奖 -
2019-2020 深圳证券交易所奖学金
北京大学信息科学技术学院17人获奖 -
2018-2020 三好学生
综合表现优秀，授予前10%学生 -
2020年8月 EDAthon 2020 第二名
IEEE CEDA Hong Kong Chapter 电子设计自动化编程竞赛 -
2017年7月 NOI 2017 二等奖
中国计算机学会，全国青少年信息学奥林匹克竞赛 -
2017年5月 APIO 2017 二等奖
中国计算机学会，亚太地区信息学奥林匹克中国赛区
教程报告
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2026年1月 APS: An MLIR-Based Hardware-Software Co-design Framework
ASP-DAC 2026，中国香港 -
2025年5月 Agile Hardware Specialization: A toolbox for Agile Chip Front-end Design
ISEDA 2025，中国香港 -
2025年3月 Agile Hardware Specialization (AHS): A toolbox for Agile Chip Front-end Design
ASPLOS 2025，荷兰鹿特丹 -
2025年3月 Agile Hardware Specialization: A toolbox for Agile Chip Front-end Design
DATE 2025，法国里昂 -
2025年1月 AHS: An EDA toolbox for Agile Chip Front-end Design
ASP-DAC 2025，日本东京
教学经历
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2022年春季、2022年秋季 高层次芯片设计课程助教
北京大学 -
2020年秋季 计算机系统导论课程助教
北京大学